先进制程工艺进度缓慢的情况下，多芯片整合封装成了半导体职业的大趋势，各家不断玩出新花样。

  ISSCC 2023世界固态电路大会上，AMD提出了多种新的整合封装想象，其中之一就是在CPU处理器内部，直接堆叠DRAM内存，并且是多层堆叠。

  一种方法是CPU核算模块、DRAM内存模块，并排封装在硅中介层上，而另一种方法是在核算模块上方直接堆叠内存模块，有点像手机SoC。

  AMD表明，这种规划能够让核算中心以更短的间隔、更高的带宽、更低的推迟拜访内存，并且能大幅度的下降功耗，2.5D封装能做到独立内存功耗的30%左右，3D混合键合封装更是仅有传统的1/6。

  当然，AMD的这种想象仅面向服务器和数据中心范畴，桌面上不会这么做，不然就没办法晋级了。

  AMD乃至考虑在Instinct系列加速卡现已整合封装HBM高带宽内存的基础上，在后者之上持续堆叠DRAM内存，但仅仅一层，容量不会太大。

  这样的最大优点是一些要害算法内核能够直接在整合内存内履行，而不用在CPU和独立内存之间往复通讯传输，然后提高功能、下降功耗。

  别的，AMD还想象在2D/2.5D/3D整合封装芯片的内部，除了CPU+GPU混合核算中心，还集成更多模块，包含内存、一致封装光网络通道物理层、特定域加速器等等，并引进高速标准化的芯片间接口通道(UCIe)。

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